前言

本文主要内容是对频率综合器或称为PLL 做出简单介绍，为课程设计部分章节内容，后需给出各部分的设计方案，以及测试结果。

频率综合器简介

无线收发系统中的**频率综合器（Frequency Synthesizer，FS）**模块是影响无线收发系统信号质量的一个重要因素，担负着为系统提供高精度、高稳定度频率的任务。频率综合器常见的结构有如下三种：直接模拟频率合成器（Direct Analog Synthesis，DAS）、锁相环频率合成器（Phase-Locked Loops，PLL）以及直接数字频率合成器（Direct Digital Synthesizers，DDS）。
最典型的锁相环频率合成器是电荷泵锁相环频率综合器（Charge-Pump Phase-Locked Loop, CPPLL），它具有工作频率高、相位噪声好、频谱纯度高、低功耗、易于集成等优点，是现今应用范围最广泛的频率合成方式。如下图4-1-1所示，本次所设计的电荷泵锁相环频率综合器主要由如下模块组成：鉴频鉴相器（Phase Frequency Detector，PFD）、电荷泵（Charge Pump，CP）、压控振荡器（Voltage Controlled Oscillator，VCO）、环路滤波器（Loop Filter，LPF）和分频器（Divider，DIV）。
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各个模块相互连接构成一个环路，其工作过程为如下：
在环路的左端，输入信号 freff_{ref}fref 和反馈信号 fdivf_{div}fdiv 被同时输入到 PFD 中，PFD 探测到它们的相位差，并以电压信号的形式输出到下一级，电压的大小与相位差成正比；
CP将PFD的输出离散电压转变成对后级LPF的充放电流，电流大小与电压值成正比；
CP 对 LPF 中的电容充放电使得 LPF 的输出电压 VctrV_{ctr}Vctr大小产生变化，VCO 的输出频率与 V_{ctr} 大小成正比，当 VctrV_{ctr}Vctr 发生变化时，foutf_{out}fout亦随之改变；
分频器对 VCO 的输出频率进行N次分频后得到与 freff_{ref}fref 进行比较的 fdivf_{div}fdiv 信号，当环路锁定时，有如下关系式：

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其相位的线性模型可用下图4-1-21来表示：
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PFD 和 CP 电路模块是完成输入信号与压控振荡器输出信号之间相位差到电压的转换。PFD 比较输入信号的相位 θiθ_iθi 与反馈信号的相位 θfb0θ_{fb0}θfb0 的相位，得到相位差 θeθ_eθe，再通过CP把这个相位差 θeθ_eθe 转化为正或负的输出电流，从而实现对环路滤波器的充放电。当 CP 的充放电电流值大小为 IcpI_{cp}Icp 时，线性相位模型为：
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环路滤波器的功能是将 PFD 和 CP 产生的代表相位差的充放电电流转换成电压 VCV_CVC，这个电压就是压控振荡器的控制电压。这个电压的变化将控制压控振荡器的输出频率发生变化。设环路滤波器的传递函数为 Z(s)Z(s)Z(s)，因此环路滤波器的输出，也就是压控振荡器输入端电压的表达式为：
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