【Verilog练习】多路选择器、译码器、半加器、全加器、寄存器（D触发器）、锁存器（Latch）
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2024-02-23 14:05:01

文章目录

    • 一、写代码需知
    • 二、多路选择器
      • 2.1、2选一多路选择器
      • 2.2、3-8译码器（decoder）
      • 2.3、用两个半加器实现全加器（层次化设计）
      • 2.4、寄存器（D触发器、时序电路）

一、写代码需知

  • 1、Verilog是并行执行的！！！
  • 2、if else有优先级，不写else，一定会产生Latch（锁存器）---》组合逻辑才有Latch
  • 3、case无优先级，不写default，且没有枚举完所有情况，也会产生Latch
  • 4、testbench中，除了

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