【Verilog练习】多路选择器、译码器、半加器、全加器、寄存器（D触发器）、锁存器（Latch）
创始人
2024-02-23 14:05:01

文章目录

    • 一、写代码需知
    • 二、多路选择器
      • 2.1、2选一多路选择器
      • 2.2、3-8译码器（decoder）
      • 2.3、用两个半加器实现全加器（层次化设计）
      • 2.4、寄存器（D触发器、时序电路）

一、写代码需知

  • 1、Verilog是并行执行的！！！
  • 2、if else有优先级，不写else，一定会产生Latch（锁存器）---》组合逻辑才有Latch
  • 3、case无优先级，不写default，且没有枚举完所有情况，也会产生Latch
  • 4、testbench中，除了

上一篇：Promise对象和async/await

下一篇：【Python百日进阶-数据分析】Day119 - Plotly Figure参数: 散点图(一)

相关内容

热门资讯

岛上民众：“一个字也不信” 美国总统特朗普1月21日说，他已同北约秘书长吕特就未来达成有关格陵兰岛的协议制定了框架，对此“各方满...
新华鲜报丨老有所依！我国全面向... （来源：千龙网）新华社北京1月22日电 题：老有所依！我国全面向中度以上失能老年人发放补贴新华社记者...
泽连斯基：乌美俄将在阿联酋举行... （来源：千龙网）新华社瑞士达沃斯1月22日电（记者张兆卿 焦倩）乌克兰总统泽连斯基22日在瑞士达沃斯...
马斯克突袭达沃斯放预告：人形机... 转自：财联社财联社1月23日讯（编辑 赵昊）全球首富、特斯拉CEO埃隆·马斯克最新表示，特斯拉可能会...
Circle CEO：稳定币长... （来源：吴说）Circle 首席执行官 Jeremy Allaire 表示，随着银行业从试点阶段转向...