【Verilog练习】多路选择器、译码器、半加器、全加器、寄存器（D触发器）、锁存器（Latch）
创始人
2024-02-23 14:05:01

文章目录

    • 一、写代码需知
    • 二、多路选择器
      • 2.1、2选一多路选择器
      • 2.2、3-8译码器（decoder）
      • 2.3、用两个半加器实现全加器（层次化设计）
      • 2.4、寄存器（D触发器、时序电路）

一、写代码需知

  • 1、Verilog是并行执行的！！！
  • 2、if else有优先级，不写else，一定会产生Latch（锁存器）---》组合逻辑才有Latch
  • 3、case无优先级，不写default，且没有枚举完所有情况，也会产生Latch
  • 4、testbench中，除了

上一篇：Promise对象和async/await

下一篇：【Python百日进阶-数据分析】Day119 - Plotly Figure参数: 散点图(一)

相关内容

热门资讯

Meta正式入局个人AI代理赛... 财联社9月10日讯（编辑 赵昊）Meta Platforms推出了一款全新的人工智能代理，旨在帮助用...
兵团20名优秀教师获评特级教师 本报乌鲁木齐讯（全媒体记者 陈琼 常丫丫） 近日，兵团教育局、兵团人力资源和社会保障局联合发布...
打好政策“组合拳” 托起群众... 本报乌鲁木齐讯（全媒体记者 陈琼） “近期看房客户明显增多，叠加住房消费补贴政策带动，成交态势向...
2026显示器排行榜 高清IP... 深夜赶PPT、清晨抢网课、周末剪Vlog、睡前追剧刷番——对大学生而言，一块靠谱的显示器早已不是外设...
最新八G显卡销量排行榜 远程G... 清晨九点，城市写字楼里灯光渐次亮起，一台搭载专业显卡的台式机正悄然加载远程GPU服务——它不追求4K...